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O documento apresenta um exercício sobre sistemas digitais, onde é solicitado o projeto de uma máquina de estados finitos (FSM) para detectar sequências específicas de entradas. As questões incluem a criação de tabelas de transição e ações, a conversão da FSM para uma forma padrão, a implementação com flip-flops e portas lógicas, e a análise de um glitch em um circuito lógico. O exercício requer o uso de metodologias de projeto e simplificação através de mapas de Karnaugh.

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Sistemas Digitais – 2025/1 – Exercício 2

Prof. Adriano Vilela Barbosa

Questão 1: Projete uma FSM com uma entrada serial w e uma saída z que funcione
como um detector de sequência, sem reset, que retorne z=1 quando os três últimos
valores de w foram 000 ou 111 e z=0 nos demais casos. Os estados da FSM são
dados na figura abaixo.

~
E F G

A
w’

p
B - C D

A questão deve ser resolvida preenchendo-se as tabelas 1 e 2 abaixo. Na Tabela 1,

transições inexistentes devem ser representadas por um traço horizontal ( – ) e
transições incondicionais por um X. Transições não mostradas na tabela não fazem
parte da FSM.

Tabela 1: Condições de transição.

Trans. w Trans. w Trans. w Trans. w Trans. w
A→B 0 E→F C→E F→B B→B
A→E F→E C→F F→C C→C
B→C F→G C→G F→D – D→D 0
C→B G→F D→E G→B E→E
C→D B→E D→F G→C F→F
D→C E→B D→G G→D G→G 1

Tabela 2: Ações nos estados.

A B C D E F G
0

Questão 2: Usando a metodologia de cinco passos para projetar um bloco de

controle, converta a FSM da questão anterior para a forma padrão usando um
registrador de estados e lógica combinacional. Explicite todas as etapas da
metodologia. Simplifique a lógica combinacional usando mapas de Karnaugh (linhas:
s2 s1, colunas: s0 w), utilizando don't cares para eventuais estados não utilizados.
Obs.: use codificação binária crescente para os estados da FSM (A=000, B=001,
etc.) e a nomenclatura sN … s1 s0 e nN ... n1 n0 para representar o estado atual e o
próximo estado, respectivamente.

Questão 3: É possível implementar o detector de sequência da Questão 1 usando

não mais que 3 flip-flops e 3 portas lógicas? Em caso afirmativo, desenhe o circuito.
Se necessário, as portas lógicas podem ter mais de 2 entradas.

Questão 4: Para o circuito abaixo, o valor lógico da saída “y” a princípio não deveria
se alterar quando as entradas “a” e “b” permanecem em nível lógico 1 e a entrada
“c” varia de nível logico 1 para nível lógico 0. No entanto, se levarmos em
consideração que cada porta lógica mostrada tem um “atraso porta” , ocorre um
glitch neste caso. Desenhe um diagrama de temporização para mostrar esse glitch,
onde constem os níveis lógicos ao longo do tempo da entrada “c”, saída “y” e de
todos os três nós internos do circuito.

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Sistemas Digitais – 2025/1 – Exercício 2

Prof. Adriano Vilela Barbosa

A questão deve ser resolvida preenchendo-se as tabelas 1 e 2 abaixo. Na Tabela 1,

Tabela 1: Condições de transição.

Tabela 2: Ações nos estados.

Questão 2: Usando a metodologia de cinco passos para projetar um bloco de

Questão 3: É possível implementar o detector de sequência da Questão 1 usando

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