Usuário:Elder N/Testes2

A tabela a seguir mostra os recursos das CPUs AMD.

Nome de código	Servidor	High-end																	SledgeHammer		Athens	Egypt		Santa Rosa		Barcelona	Shanghai	Istanbul	Magny-Cours	Interlagos	Abu Dhabi			Rome	Milan
		Mainstream														Palomino	Thoroughbred	Barton			Troy	Italy		Santa Rosa		Barcelona	Shanghai	Istanbul	Lisbon	Valencia	Seoul	Naples
		Entrada																			Venus	Denmark		Santa Ana		Budapest	Suzuka			Zurich	Delhi	Naples
	Desktop	High-end																						Windsor								Whitehaven	Colfax	Castle Peak	Chagall^[1]
		Mainstream	Am386	Am486	Am5x86	SSA/5	5k86	K6 Model 6	Little Foot	Chomper Extended, Chomper	Sharptooth		Argon	Orion, Pluto	Thunderbird, Spitfire	Palomino, Morgan	Thoroughbred, Applebred, Thoroughbred-B	Barton, Thorton	ClawHammer, Newcastle	Winchester	Diego, Venice, Palermo	Toledo, Manchester,		Windsor, Orleans	Lima, Brisbane, Sparta	Agena, Toliman, Kuma	Deneb, TWKR, Propus, Heka, Callisto, Regor, Propus, Rana, Regor, Sargas,	Thuban, Zosma		Zambezi	Vishera	Summit Ridge	Pinnacle Ridge	Matisse	Vermeer
		Entrada																	ClawHammer, Newcastle, Paris	Palermo	Venice, Palermo		Manila, Manila
		Basic																																		GX^{[nota 1]}	GXi^{[nota 2]}	GXm^{[nota 3]}
	Mobile	Performance															Thoroughbred	Barton	ClawHammer		Newark						Champlain	Comercializado sob AMD APU
		Mainstream									K6-III-P	K6-III+, K6-2+				Corvette	Thoroughbred	Barton	Odessa	Oakville	Lancaster			Trinidad, Taylor, Richmond	Lion, Tyler	Caspian	Champlain, Geneva
		Entrada													Spitfire	Camaro	Applebred		Dublin	Georgetown, Sonora	Albany, Roma		Keene		Sable, Conesus, Sherman, Huron		Champlain, Geneva
		Basic																									Geneva									GX^{[nota 4]}	GXi^{[nota 5]}	GXm^{[nota 6]}	GXLV^{[nota 7]}	GX1	SC	GX2^{[nota 8]}	LX	NX
	Integrado																										Champlain, Geneva					Snowy Owl				GX^{[nota 4]}	GXi^{[nota 5]}	GXm^{[nota 6]}	GXLV^{[nota 7]}	GX1	SC	GX2^{[nota 8]}	LX	NX
Plataforma			Alta, padrão e baixa potência																																	Baixa e ultra baixa potência
IGP			—																																									—
Lançado			Março de 1991	Abril de 1993	Novembro de 1995	Março de 1996	Outubro de 1996	Abril de 1997	Janeiro de 1998	Maio de 1998	Fevereiro de 1999	Abril de 2000	Junho de 1999	Novembro de 1999	Junho de 2000	Outubro de 2001	June 2002	Fevereiro de 2003	Setembro de 2003	Agosto de 2004	Abril de 2005	Maio de 2005	Maio de 2006		Dezembro de 2006	Setembro de 2007	Novembro de 2008	Junho de 2009	Março de 2010	Outubro de 2011	Outubro de 2012	Março de 2017	Abril de 2018	Julho de 2019	Novembro de 2020	Fevereiro de 1997	1997	1998	1999	Abril de 2000	Setembro de 2000	Junho de 2002	Maio de 2005	Maio de 2004
Microarquitetura de CPU			Am386	Am486	Am5x86	SSA/5	5k86	K6		K6-2	K6-III	K6-III+	K7						K8							K10				Bulldozer	Piledriver	Zen	Zen+	Zen 2	Zen 3	MediaGX								Thoroughbred
ISA			x86-32																x86-32, x86-64			x86-64														x86-32
Socket	Servidor	High-end	—																940	—	940		—	F	—	F	F+		G34			—				—
		Mainstream	—													A					940			F		F	F+		C32			SP3
		Entrada	—																		939	940, 939		AM2		AM2+	AM3, F+	—		AM3+		SP3
		Basic	—
		Micro	—
	Desktop	High-end	—																940	—				1207 FX	—							TR4		sTRX4
		Mainstream		1, 2, 3		5, 7		7		Super 7		—	Slot A		Slot A, A	A			939				AM2			AM2+	AM2+, AM3		—	AM3+		AM4
		Entrada	—																754			—
		Basic	—																																				—
	Outro										Super 7				A		A, 563		754			—	S1				S1, ASB2	—				SP4												A
Versão PCI Express			—																				1.1, 2.0							2.0		3.0		4.0
Fab. (nm)			AMD 1500 (bulk) AMD 800 (bulk)	AMD 700 (bulk) AMD 500 (bulk) AMD 350 (bulk)	AMD 350 (bulk)	AMD 500 (bulk) AMD 350 (bulk)	AMD 350 (bulk)		AMD 250 (bulk)			AMD 180 (bulk)	AMD 250 (bulk)	AMD 180 (bulk)			AMD 130 (SOI)			AMD 90 (SOI)					AMD, GF 65 (strained SOI)		AMD, GF 45 (strained SOI)	GF 45 (strained SOI)		GF 32SHP (HKMG SOI)		GF 14LPP (FinFET bulk)	GF 12LP (FinFET bulk)	TSMC N7 (FinFET bulk)		IBM 400 (bulk)	IBM 350 (bulk)	IBM, NS 350 (bulk)	NS 250 (bulk)	NS 180 (bulk)		TSMC 150 (bulk)	TSMC 130 (bulk)	AMD 130 (SOI)
Area do Die (mm²)
Min. thermal design power, TDP			0.32
Max. thermal design power, TDP			3.03											50	65	72		79.2	104	67	104	110	62	125	89	125	137		140		220	180	250	280	105				2.5	1.2		0.9	3.9
Max. clock base de stock (MHz)			40	120	160	100	133	233	300	550	475	550	700	1000	1400	1733	2200	2333	2600	2200	3000	2800	2200	3200	3100	2600	3700		2800	3900	4700	3800	3700	3900	3800	150	180	300	266	330	300	400	600	1800
Max. CPUs por nó^{[nota 9]}			1													2			8	1	8		1	8	1	8			4			2			1	1
Max. cores por CPU			1																			2				4		6	12	16		32		64	16	1
Max. threads por core			1																													2				1
Estrutura inteira						2+2		2+1+1					3+3																	2+2		4+2		4+2+1	2+2+1+1+1+1	1+1								3+3
Nível básico de arquitetura			i386	i486		i586		pentium-mmx		PREFETCHW		PREFETCHW e i686^{[nota 10]}	PAE						NX bit	64-bit LAHF/SAHF^{[nota 11]}			CMPXCHG16B	AMD-V^{[nota 12]}		RVI e ABM	IOMMU^{[nota 13]}			IOMMU^{[nota 14]}, BMI1, AES-NI, CLMUL e F16C						i586		CMOV				CMOV e PREFETCHW		PAE
TBM			—																													—
AVIC, BMI2, MOVBE, ADX, SHA, RDRAND/RDSEED, SMAP, SMEP, XSAVEC, XSAVES, XRSTORS, CLFLUSHOPT, e CLZERO			—
x2APIC, WBNOINVD, CLWB, RDPID, RDPRU, e MCOMMIT			—
FPUs por core			0	0, 1	1																									0.5		1				1
Tubos por FPU			1							2																										1								2
Largura do tubo FPU			80-bit																							80-bit, 128-bit		128-bit						256-bit		80-bit
Nível SIMD do conjunto de instruções da CPU			—					MMX		3DNow!		3DNow!+	Enhanced 3DNow!			SSE			SSE2		SSE3					SSE4a^{[nota 15]}				AVX		AVX2				—		MMX				Inverse 3DNow!		SSE
3DNow!			—							3DNow!		3DNow!+																		—						—						Inverse 3DNow!		3DNow!+
PREFETCH/PREFETCHW			—																																	—
FMA4, LWP, e XOP			—																													—				—
FMA3			—																																	—
Max. total L1 cache (KiB)			0	8	16	24		64					128									256	128	256		512		768	1536	768		3072		4096	1024	16							128
L2 caches por core										0, 1 (board)	1																			0.5		1											1
Max. total L2 cache (MiB)										2 (board)	0.25			0.5	0.25			0.5	1	0.5	1	2	0.5	2	1	2		3	6	16				32	8								0.125	0.25
Associatividade de cache L2 (maneiras)											4		2		16																	8											4	16
Max. total L3 cache (MiB)			—								2 (board)		—													2	6		12	16		64		256	64	—
Associatividade de cache L3 (maneiras)																										32	48			64		16
Esquema de cache L3																										victim
Máx. suporte DRAM de stock													SDR		DDR				DDR-400				DDR2-800			DDR2-1066	DDR2-1066, DDR3-1333			DDR3-1866		DDR4-2666	DDR4-2933	DDR4-3200				EDO		SDR-111		SDR-133, DDR-233	DDR-400
Máx. Canais DRAM por CPU			1												2														4			8	4	8	2
Max. largura de banda DRAM por CPU (GB/s)																			6.4				12.8			17.056	21.328		42.656	51.2	59.712	170.624	93.856	204.8	51.2

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Referências

See also

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