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Trabalho Flip Flop

Os flip-flops são circuitos seqüenciais elementares que armazenam 1 bit de informação e possuem dois estados estáveis representados por 0 e 1. Existem diferentes tipos de flip-flops como RS, D, T, JK e JK Master-Slave, cada um com características e tabelas de operação próprias. Os flip-flops formam a base da memória digital e possibilitam a criação de circuitos úteis.

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Young Dreyfus

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FLIP-FLOPS

Apresentao: BIESTVEIS OU FLIP-FLOPS

Os flip-flops so os circuitos seqenciais mais elementares e possuem a capacidade de armazenar a informao neles contida. Representam a unidade elementar de memria de 1 bit (binary digit), ou seja, funcionam como um elemento de memria por armazenar nveis lgicos temporariamente. So chamados de biestveis porque possuem dois estados lgicos estveis, geralmente representados por 0 e 1. Este conceito simples a base da RAM (memria de acesso randmico) dos computadores, e tambm possibilita a criao de uma ampla variedade de circuitos teis.

Fig. 01 Esquema de um Flip-Flop.

1. 2. 3. 4.

Os filp-flops dividem-se em: RS; D; T; JK; JK Master-Slave.

FLIP-FLOPS
1. Flip-Flop RS
Apresenta 3 entradas: R (Reset), S (Set) e CK (Clock). Esta ltima determina atravs de um sinal externo o instante da atualizao das sadas. Para um seqenciamento no tempo, os flip-flops necessitam de um sinal externo de entrada chamado pulso de clok (relgio).

Fig. 02 Flip-Flop RS.

Fig. 03 Caixa preta do RS.

Tabela verdade do RS: CK R(t) 1 0 1 0 1 1 1 1 0 X

S(t) 0 1 0 1 X

R(t) 1 1 0 0 1

S(t) 1 0 1 0 1

Q(t+1) Q(t) 0 1 * Q(t)

Quando a entrada CK 0, as sadas Q e Q permanecem inalteradas,

FLIP-FLOPS
independentemente das variaes das entradas R ou S. Caso contrrio, as entradas R e S podem definir as sadas Q e Q.

Flip-Flop D O nome deve-se a data (dado, em ingls). Este flip-flop transfere a sua entrada para a sada.
2.

Fig. 04 Esquema do D.

Fig. 05 Caixa preta do D.

Tabela de transio do Flip-Flop D: D(t) 0 0 1 1 Q(t) 0 1 0 1 Q(t+1) 0 0 1 1

Este flip-flop o melhor exemplo de uma memria, uma vez que o dado na entrada D(t) armazenado na sada Q(t+1).

3. Flip-Flop tipo T
3

FLIP-FLOPS

Fig. 06 esquema simples do flip-flop T.

A denominao T deve-se a Toggle, que no flip-flop T est associado a mudana (Q(t)), sempre que a entrada T(t) estiver em 1. Smbolo:

Fig. 07 smbolo do flip-flop T.

Tabela de transio: Q(t) 0 0 1 1 Q(t+1) 0 1 0 1 S(t) 1 0 1 X R(t) X 1 0 X

Tabela de funo: obtida a partir da tabela de transio para uma mesma entrada T(t).
4

FLIP-FLOPS
T(t) 0 1 Q(t+1) Q(t) Q(t)

Tabela de excitao:
T(t) 0 0 1 1 Q(t) 0 1 0 1 Q(t+1) 0 1 1 0

Observa-se na tabela de funo que se T(t)=0, o prximo estado ser igual ao estado anterior, ou seja, nada acontece na sada. Porm, se T(t)=1, a sada ser complementada. Esta caracterstica confere ao flip-flop a capacidade de diviso por 2.

4. Flip-Flop tipo JK

Fig. 08 esquema de circuito interno do flip-flop JK.

A tabela de transio do flip-flop JK praticamente igual a tabela do flip-flop RS sncrono, com exceo da situao em que J=K=1 em que, logo que o pulso CK muda de 0 para 1 as sadas Q e Q se complementam, ou seja, passam de 0 e 1 para 1 e 0 respectivamente ou vice-versa. Esta complementao das sadas e a realimentao s portas lgicas de entrada provocam sucessivas complementaes (oscilao) enquanto o nvel de clock CK encontra-se em 1. Tal caracterstica tambm existe no flip-flop T.

FLIP-FLOPS

Tabela de transio:
J(t) 0 0 0 0 1 1 1 1 K(t) 0 0 1 1 0 0 1 1 Q(t) 0 1 0 1 0 1 0 1 Q(t+1) 0 1 0 0 1 1 1 0

Tabela de funo: obtida a partir da tabela de transio para um mesmo par J(t) K(t).
J(t) 0 0 1 1 K(t) 0 1 0 1 Q(t+1) Q(t) 0 1 Q(t)

Tabela de excitao:
Q(t) Q(t+1) J(t) 0 0 0 0 1 1 1 0 x 1 1 x K(t) x x 1 0

A oscilao encontrada quando J=K=1 no desejvel, pois o flip-flop torna-se instvel (no biestvel).

FLIP-FLOPS

Fig. 09 Diagrama de tempos do flip-flop JK.

5. Flip-Flop JK Master Slave

Quando da transio de 0 para 1 do sinal de clock, o master flip-flop (flip-flop mestre) habilitado e sofre transio de acordo com as entradas RS e o slave flip-flop (flip-flop escravo) desabilitado, ou seja, Q(t + 1) = Q(t). Na transio de 1 para 0 do clock, o flip-flop master desabilitado e o slave, habilitado, sofrendo transio de acordo com a sada do master.

Fig. 10 esquema ilustrativo de flip-flop JK master-slave.

Pode-se notar que a transio final ocorre aps a transio de 1 para 0, isto , no final do pulso do clock. No flip-flop master-slave uma transio ocorre durante toda a durao do clock.

FLIP-FLOPS

Fig. 11 - Circuito Ilustrativo.

Suas caractersticas marcantes so: Um clock (relgio) comum utilizado para todos os flip-flops do sistema; Os dados de entrada dos flip-flops podem ser derivados inteiramente ou em parte das sadas de outros flip-flops. Tabela de Entradas e Sadas do Flip-Flop MS CLR L H H H H ENTRADAS CLK J X X L H L H K X L L H H SADAS Q(t+1) Q(t+1) L H Q Q H L L H comuta Comuta

Fig. 12 diagrama de tempo para ilustra o tempo de atraso.

O intervalo de tempo entre a aplicao dos sinais nas entradas S e R at a

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atualizao das sadas Q e Q chamado de tap tempo de atraso de propagao. Convm observar que antes dos valores nas sadas se estabilizarem pode ocorrer uma mudana momentnea dos valores, como no exemplo acima: num instante entre t e t+1 as duas sadas Q e Q possuem o mesmo valor 1. Apesar dos circuitos eletrnicos atuais de flip-flops alcanarem uma velocidade muito alta de atualizao das sadas (tap muito pequeno) necessrio um sincronismo entre o flip-flop e os circuitos ligados s suas sadas para que estes no detectem este estado momentneo de instabilidade.

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Apresentao: BIESTVEIS OU FLIP-FLOPS

Fig. 01 Esquema de um Flip-Flop.

Os filp-flops dividem-se em: RS; D; T; JK; JK Master-Slave.

Fig. 02 Flip-Flop RS.

Fig. 03 Caixa preta do RS.

Tabela verdade do RS: CK R(t) 1 0 1 0 1 1 1 1 0 X

Q(t+1) Q(t) 0 1 * Q(t)

Quando a entrada CK 0, as sadas Q e Q permanecem inalteradas,

Fig. 05 Caixa preta do D.

Tabela de transio do Flip-Flop D: D(t) 0 0 1 1 Q(t) 0 1 0 1 Q(t+1) 0 0 1 1

Fig. 06 esquema simples do flip-flop T.

Fig. 07 smbolo do flip-flop T.

Tabela de transio: Q(t) 0 0 1 1 Q(t+1) 0 1 0 1 S(t) 1 0 1 X R(t) X 1 0 X

Fig. 08 esquema de circuito interno do flip-flop JK.

Fig. 09 Diagrama de tempos do flip-flop JK.

5. Flip-Flop JK Master Slave

Fig. 10 esquema ilustrativo de flip-flop JK master-slave.

Fig. 11 - Circuito Ilustrativo.

Fig. 12 diagrama de tempo para ilustra o tempo de atraso.

O intervalo de tempo entre a aplicao dos sinais nas entradas S e R at a

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